HBM4・HBM4Eとは？HBM3Eとの違いと、AIを支える積層メモリーの仕組み

2026年10月のOCP Global Summitで、SK hynixはHBM4やHBM4Eの実物と、積層構造を拡大した模型を展示しました。ただし、展示された日が技術の誕生日ではありません。HBM4の規格発表は2025年で、2026年には商用出荷の発表がすでにあります。

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発表日と、その資料で確認できる段階

日付	発表	確認できること
2025年4月16日	JEDEC：HBM4	JESD270-4の公開を発表。製品の出荷発表ではない
2026年2月12日	Samsung：HBM4	量産開始と顧客への商用出荷を発表
2026年5月29日	Samsung：HBM4E	12層サンプルの出荷。量産は顧客日程に合わせる方針
2026年6月18日	SK hynix：HBM4E	12層サンプルの顧客への出荷を発表
2026年10月16日	SK hynix：OCP展示報告	HBM4E・HBM4などを展示。展示だけでは量産規模は分からない

サンプルは、顧客が性能や接続条件を検証するための実物です。「紙の上の構想」からは前進していますが、大量供給や完成サーバーの普及を意味しません。一方でHBM4を今も研究段階だけの技術として紹介するのも不正確です。Micronも公式製品ページで36GB・12層HBM4の量産を案内しています。

この進展を理解するには、各社の速度競争を見る前に、HBMが何を改善する部品なのかを押さえる方が近道です。以降の比較では、世代全体に関わる構造と、特定製品の発表値を分けて扱います。

HBMはHigh Bandwidth Memoryの略です。複数のDRAMダイを積み重ね、多数のデータ線でプロセッサーと接続します。ダイとは個々の半導体チップのこと。ここでは積み重ねた一組を「1スタック」と呼びます。

DRAMは、処理中に使う情報を保持するメモリーです。HBMもその一種であり、電源を切ってもファイルを保存するSSDとは役割が違います。また、GPU内部のキャッシュとも同一ではありません。計算回路に近い小さなキャッシュと、より多くのデータを保持するHBMを組み合わせて使います。

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似て見える三つの性能指標

指標	意味	増やす・改善すると何が変わるか
容量（GB）	同時に保持できるデータ量	大きなモデルや作業データを置ける。転送速度が同時に上がるとは限らない
帯域幅（GB/s・TB/s）	単位時間に受け渡せるデータ量	大量の読み書きを並行して処理しやすい。1回のアクセス待ちとは別
遅延（nsなど）	要求からデータを利用できるまでの待ち時間	次のアクセスが前の結果に依存する処理などで重要。帯域幅だけから算出できない

例えば、同じ36GBでもHBM3EとHBM4では帯域幅が異なる製品があります。置ける量が同じでも、その中のデータを大量に読み書きする能力は違うのです。反対に、容量だけ増えても、すでに必要なデータが収まっている処理が必ず速くなるわけではありません。

「メモリーの壁」は一つの壁ではありません。データが収まらないのか、大量の転送が間に合わないのか、依存した読み出しを待っているのか。困っている点によって、容量追加、帯域拡大、キャッシュ利用や処理手順の見直しのどれが有効かが変わります。

HBMの構造には、縦と横の二つの接続があります。縦方向では、薄くしたDRAMダイを積み重ねます。TSV（Through-Silicon Via）はシリコンを貫く電極で、層の間を電気的につなぐ経路の一部です。チップの外周を長いワイヤーで回り込む構造とは異なり、積層内部へ接続を通せます。

縦に積むメモリーと、横に並ぶGPU

HBMの断面

DRAM

DRAM

DRAM

DRAM

ベース
ダイ

計算側

GPU

インターポーザー
細かな配線で両者を接続

茶色の縦線：TSVを通る接続の模式表現
縦にDRAMを重ねる部分が3D、横にGPUと組み合わせる部分が2.5Dです。

積層の最下部にあるベースダイは、メモリー側と外部の接続を担う回路を収める部分です。「12層」「12-high」「12H」という表記は、通常はDRAMダイの枚数を数えます。ベースダイまで足して容量を計算するわけではありません。

横方向では、HBMスタックとGPUなどを隣り合わせに配置し、インターポーザーと呼ぶ中間の配線基板などで接続します。HBMの特徴である非常に広いデータ幅を実装するには、多数の細かな配線が必要です。インターポーザーは、その密度の高い接続を受け持ちます。

このため、HBMが積層メモリーだからといって、GPUの真上にDRAMを何枚も載せているとは限りません。代表的な2.5D構成は、縦に積んだHBMとGPUを横に並べるものです。図はその関係を示しており、特定メーカーの全製品に同じ材料・配線方法を指定するものではありません。

積層数と外部のデータ幅も別の設計項目です。12枚積んだから1,024 bitをさらに12倍する、という計算はしません。多層化は限られた面積での容量確保に役立ちますが、外との転送量はインターフェースの幅と速度で別に決まります。

HBM3EはHBM3を高速化した製品世代、HBM4はデータ幅などの構造を拡張した世代、HBM4EはHBM4系の構造で転送速度などを伸ばす拡張世代、と捉えると整理できます。Eを含む各世代を数えて「第6世代HBM4」「第7世代HBM4E」と呼ぶ資料もありますが、数字の数え方を性能の倍率と結び付ける必要はありません。

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世代の設計上の違い

比較点	HBM3E	HBM4	HBM4E
1スタックのデータ幅	1,024 bit	2,048 bit	2,048 bit
主な変化	HBM3系の幅で高速化	幅を2倍にし、チャネル数も拡張	HBM4系の幅を維持し、速度・容量などを改善
並行アクセスの区分	16チャネル／32疑似チャネル	32チャネル／64疑似チャネル	32チャネル／64疑似チャネルに対応するコントローラーがある
比較時の注意	全製品が同じピン速度・容量ではない	2025年の規格発表値と2026年の製品値を分ける	サンプル、製品ページ、量産発表を区別する

チャネルは、メモリーへアクセスするために分けられた経路・制御の単位です。疑似チャネルはその内部をさらに分けて扱う仕組みです。区分が増えると、別々の要求を処理する設計の自由度が増します。ただし、区分を増やしただけで全アプリケーションの速度がその比率で上がるわけではありません。

また、1,024 bitや2,048 bitはデータ幅であり、電源・接地・制御などを含む端子の総数ではありません。「配線が2倍」と言うときも、何の配線を数えているかを省略しないことが大切です。

HBM4のベースダイにも変化があります。Samsungの製品ではDRAMと別に4nmのロジック用プロセスを採用し、SK hynixとTSMCもベースダイの高機能化を共同開発の対象にしています。ただし、ベースダイが高度になることと、HBM自体が汎用GPUとしてAI演算を行うことは別です。通常のHBMと、演算機能を組み込むPIMの議論を混ぜないようにしましょう。

公称のデータ転送量は、データ幅と1ピン当たりの転送速度から計算できます。1 byteは8 bitなので、Gb/sで示された値をGB/sへ直す際には8で割ります。ここでのGb/sはすでに毎秒のビット転送量です。DDRだから、という理由でもう一度2倍してはいけません。

帯域幅（GB/s）＝データ幅（bit）×ピン速度（Gb/s）÷8

帯域幅は「データ幅 × 1ピンの転送速度」で変わる

A：基準
1,024 bit × 8 Gb/s ÷ 8 = 1,024 GB/s = 1.024 TB/s

B：データ幅だけ2倍
2,048 bit × 8 Gb/s ÷ 8 = 2,048 GB/s = 2.048 TB/s

C：Bからピン速度も2倍
2,048 bit × 16 Gb/s ÷ 8 = 4,096 GB/s = 4.096 TB/s

AとBは1本のデータ線の速度が同じで、並行して運べる幅だけが違います。BとCは幅が同じで、1本当たりの速度が違います。この二つの改善を分けると、HBM4への移行と、その後の高速化の意味が見えてきます。

例えば、SK hynixのHBM3E発表にある9.6Gb/sを1,024 bitへ掛けると、1,228.8GB/sです。2025年のJEDEC HBM4発表にある8Gb/sはピン単位ではそれより低くても、2,048 bitなので2,048GB/sになります。ピン速度が低い方が、スタック全体では多く運べる組み合わせがあるのです。なお、これは二つの設定の計算で、現在のHBM4が8Gb/sまでしか動かないという説明ではありません。

得られる値はアプリケーションが必ず使える速度ではありません。アクセスの並び方、読み書きの切り替え、DRAM内部の待ち時間やリフレッシュ、コントローラーの効率などが関わります。また、読み出しと書き込みに同じデータ線を使うため、この値を送受信それぞれの帯域として単純に足してはいけません。

複数スタックを載せたGPUでは、1スタックの帯域とGPU全体の帯域も違います。公称値を合計する場合にも、実際に搭載される数・動作速度をそろえます。HBMのTB/sと、サーバー間ネットワークのTb/sは対象も単位も違うので、そのまま大小を比べることはできません。

世代の名前だけから、速度や容量を一つに決めることはできません。以下は公開一次資料に記載された製品例です。同じ条件で測定した性能ランキングではなく、どの数字が、どの製品と発表に属するのかを確認する表として読んでください。

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メーカーが示した製品例：帯域・容量はいずれも1スタック

製品・資料	ピン速度	帯域幅の記載	容量・層数と段階
Micron HBM3E 製品ページ	9.2Gb/s超	1.2TB/s超	24GB・8H／36GB・12H。量産品を含むシリーズ
Micron HBM4 製品ページ	11Gb/s超	2.8TB/s超	36GB・12Hは量産案内。48GB・16Hはサンプル案内
Samsung HBM4 2026年2月12日発表	11.7Gb/s、最大13Gb/sまで拡張可能と説明	最大3.3TB/s	12層で24〜36GB。商用出荷発表
Samsung HBM4E 2026年5月29日発表	安定動作14Gb/s、最大16Gb/sまで拡張可能と説明	最大3.6TB/sと記載	48GB・12層のサンプル出荷発表
SK hynix HBM4E 2026年6月18日発表	最大16Gb/s	当該発表本文にスタック帯域の数値なし	48GB・12層のサンプル出荷発表

特に注意したいのがSamsungのHBM4Eです。3月のGTC展示発表は16Gb/s・4.0TB/s、5月の12層サンプル発表は14Gb/sの安定動作と最大16Gb/sへの拡張可能性を述べ、帯域は最大3.6TB/sと記載しています。さらに確認時点の製品ページには、16層・最大64GB・最大4TB/sの説明があります。

これらは日付や対象構成の違う資料です。16Gb/sと2,048 bitを掛ければ4.096TB/sになりますが、その計算だけで5月の出荷サンプルがその帯域を保証するとは言えません。資料間の動作条件の差は十分に説明されていないため、ここでは原因を推測せず、各発表の値を残します。製品ページへの掲載だけから量産出荷開始も断定しません。

Micronの「9.2Gb/s超」「1.2TB/s超」も、それぞれの下限表現です。9.2を確定した動作値として掛け、会社が掲載する帯域幅を厳密に再現しようとするのは適切ではありません。調達や設計で必要なのは、対象型番の速度グレード、電源、温度、コントローラーを含む保証条件です。

容量は主に、DRAMダイ1枚の容量と枚数の組み合わせで決まります。同じ容量のダイを使うなら、8枚から12枚へ増やすと総容量は1.5倍になります。SK hynixのHBM3Eでは、3GBのダイを8枚重ねた24GBから、12枚の36GBへ増やした例が示されています。

ただし、12層なら必ず36GBというわけではありません。HBM4Eの48GB・12層という発表があるように、1枚の容量が変われば同じ高さの積層でも総容量は変わります。逆に、Micronの36GB・12Hのように、HBM3EからHBM4へ世代が変わっても容量が同じ製品例があります。

JEDECの2025年HBM4公開発表には、24Gbまたは32Gbのダイと、4・8・12・16層の構成が記されています。ここでGbはギガビット、製品容量のGBはギガバイトです。32Gbは4GBなので、16枚なら64GBという組み合わせになります。規格で扱える構成と、各社がある時点で出荷している構成は別です。

また、容量を使える形で増やすには、プロセッサー側の対応やパッケージ内のスペースも必要です。サーバーのDIMMのように、利用者がHBMだけを抜き差しして増設する前提の部品ではありません。「より大容量のHBMが発表された」ことを「今のGPUのメモリーを後付けで増やせる」と読み替えることはできないのです。

積層を増やすと、単純に高くすればよいとは限りません。パッケージの高さを抑えるためダイを薄くし、細かな接合位置をそろえ、反りや損傷を抑えて組み立てる必要があります。SK hynixの12層HBM3Eの説明では、ダイを薄くして従来の8層品と同じ厚さへ収める工程が取り上げられています。

TSVと接合方法は役割が違います。TSVはシリコンを貫く経路、接合は隣り合うダイの端子をつなぐ工程です。SK hynixのMR-MUFは、接合と保護材料による充填を組み合わせる製造技術です。6月のHBM4Eサンプル発表でもAdvanced MR-MUFの採用が明記されています。

一方、ハイブリッドボンディングは、金属同士と絶縁材料同士の接合を組み合わせ、従来の突起状端子であるバンプを使わずにチップを接合する技術です。接続を細かくし、層の間隔を縮める方向として研究・開発されています。しかし、「HBM4Eなら必ずハイブリッドボンディング」とは言えません。世代名、TSVの有無、接合工法は分けて確認すべき項目です。

放熱も難題です。多数の回路を小さな範囲へ集めると、熱を外へ逃がす経路や、隣接するGPUとの熱設計が重要になります。材料の熱抵抗が改善したことは、冷却装置が不要になったという意味ではありません。積層の内部だけでなく、パッケージから冷却系までつながった設計が必要です。

この構造から、HBMの製造負担をDRAMダイの面積だけで見積もれないことも分かります。薄化、縦配線、接合、検査、GPUとの高密度実装が加わるためです。ここでは公開されていない原価や歩留まりの数字を推定せず、工程が増えるという設計上の理由までにとどめます。

HBMの性能が効く度合いは、計算量とデータ移動量の関係で変わります。これを考える道具の一つがRooflineモデルです。読み書きする1 byte当たりに何回の浮動小数点演算を行うかを「演算強度」と呼び、計算回路の能力とメモリー帯域のどちらが上限を作るかを見ます。

帯域幅を2倍にしたら、計算性能の上限は？

計算側の上限を300 TFLOP/sに固定した架空の例

読み書きするデータ量に対して計算が少ない
演算強度：100 FLOP/byte

帯域幅 1 TB/s → 上限 100 TFLOP/s

帯域幅 2 TB/s → 上限 200 TFLOP/s

同じデータを使って多く計算する
演算強度：400 FLOP/byte

帯域幅 1 TB/s → 上限 300 TFLOP/s

帯域幅 2 TB/s → 上限 300 TFLOP/s

上の例では、演算強度が100 FLOP/byteの場合、1TB/sの帯域で供給できるデータに対応する計算は毎秒100兆回です。帯域を2TB/sにすると、この上限が200兆回へ増えます。まだ計算回路の上限300兆回に届いていないので、帯域の拡大が効く余地があります。

演算強度が400 FLOP/byteなら、元の1TB/sでもメモリー側の計算上限は400TFLOP/sです。しかし計算回路は300TFLOP/sまでなので、帯域を増やしても上限は300のままです。これが「メモリーが速いほど、どんな計算でも比例して速くなる」わけではない理由です。

実際には同じAIモデルでも、処理の段階、同時に扱う要求数、データ型、キャッシュで再利用できる量などが変わります。行列演算をまとめる方法や、途中結果を何度もHBMへ戻さない実装も重要です。ハードウェアを替えることと、データを運ぶ回数を減らすことは、どちらも改善の手段になります。

この図は上限を説明する簡略モデルで、特定のLLMの生成速度を予測するものではありません。複数GPUの通信や、アクセスが連続せず待ち時間を隠せない場合など、さらに別の制約もあります。製品の帯域幅から「回答が何倍速くなる」「モデルの精度が上がる」と直接結論付けるのは避けるべきです。

省電力の発表は、何を同じにした比較かを見る必要があります。MicronのHBM4製品ページは、HBM3E 12Hとの比較について、同程度の速度におけるpJ/bitで電力効率を評価したと注記しています。pJ/bitは1 bitを扱うためのエネルギーです。GPUやサーバー全体の消費電力が同じ率で減る、という意味ではありません。

例えば1 bit当たりのエネルギーが減っても、より多くのデータを運べば転送部分の総電力は増えることがあります。さらに、実機では待機時の電力や制御回路、冷却も加わります。「効率がよい」と「装置の電力が小さい」を分けるだけで、ニュースの読み違いを減らせます。

カスタムHBMも、単に速度を上げたHBM4Eの別名ではありません。顧客の計算チップに合わせて接続やベースダイなどを調整する設計の方向です。Synopsysは通常のHBM4/4Eコントローラーと、コントローラーをベースダイへ移すカスタム構成を分けて説明しています。これは設計用IPの説明であり、すべての出荷済みHBMにその構造があることの証拠ではありません。

名前の似たHBF（High Bandwidth Flash）も区別しましょう。HBMがDRAMなのに対し、HBFはNANDフラッシュを使う方向の技術です。10月のSK hynix展示では、その構造模型や社内シミュレーションに基づく性能グラフが紹介されました。HBM4Eの次をそのまま置き換える製品でも、実機で同じ応答性能を確認した結果でもありません。

共通する問題意識は、計算器だけを増やすのではなく、データをどこに置き、どの経路で渡すかを設計することです。ただし、共通の目的があっても部品の役割は違います。HBMの世代比較に、カスタム設計やNAND系技術の未確定な性能を混ぜない方が、進展を正確に理解できます。

HBM3EからHBM4への中心的な変化は、データ幅を広げ、より多くのアクセスを扱える構造にすることです。HBM4Eはその構造の上で速度や容量を伸ばす拡張世代です。縦に積むことは容量と実装密度に、横に広く接続することは大量のデータ転送に関わります。二つを分けると、製品名の列が仕組みの変化として見えてきます。

次にHBMのニュースを読むときは、次の順で確認すると比較しやすくなります。

1. どの単位か：1ピン、1スタック、GPU全体のどれか。bitとbyteも区別する。
2. 何が変わったか：容量、データ幅、ピン速度、遅延、電力効率のどれか。
3. どの条件か：層数、動作速度、温度、電源、比較相手は同じか。
4. どの段階か：規格公開、設計用IP、展示、サンプル、商用出荷を混同していないか。
5. 処理全体に効くか：自分が比較したい用途は、メモリー帯域が主な制約なのか。

一般の利用者にとって、HBM単体は購入して交換する部品ではありません。それでも仕組みを知ると、AI用GPUの「大容量」「数TB/s」「省電力」という数字を、別々の価値として読めます。クラウドサービスの利用や機器の比較でも、世代名だけで選ばず、必要なモデルが収まるか、目的の処理でどれだけ速いか、運用時の費用はどうかを確かめる判断につながります。

前回扱った光通信が装置間などのデータ移動を支えるのに対し、今回のHBMは計算チップの近くのメモリー接続を支えます。両者は競合する代替技術ではありません。AI基盤を理解するには、計算、メモリー、通信のそれぞれにある制約を見ていくことが重要です。

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